AMD lança Venice-X com 5,3 GHz e volta a usar 3D V-Cache em EPYC

A AMD anunciou o Venice-X, variante da família EPYC Venice voltada a computação de alto desempenho (HPC). O chip combina a cache L3 empilhada da tecnologia 3D V-Cache com clock de boost de até 5,3 GHz, o máximo da linha Venice. Os primeiros lançamentos previstos são para o segundo semestre de 2027, enquanto os processadores Venice padrão, nas plataformas SP7 e SP8, já estão sendo entregues.

A cache empilhada volta ao catálogo da AMD depois de um intervalo. A empresa a usou pela primeira vez em processadores EPYC com o Milan-X, em 2022, seguido pelo Genoa-X pouco mais de um ano depois. A geração Turin não teve um chip com SRAM empilhada. Com o Venice-X, a mudança principal não está no aumento de núcleos e, consequentemente, de cache, como ocorre nos modelos padrão do socket SP7. O ponto central é a frequência.

Frequência como diferencial

Nas gerações anteriores, os modelos X tinham clock de boost bem abaixo dos modelos comuns da mesma família. O Milan chegou a 4,1 GHz e o Genoa, a 4,4 GHz, mas essas frequências não estavam disponíveis nos EPYC -X. O Venice-X elimina essa diferença ao atingir os 5,3 GHz, o teto da linha. Na prática, a empresa junta frequência alta e um grande volume de L3 empilhada no mesmo processador.

A AMD ainda não divulgou a frequência base, o número de SKUs da linha nem as especificações completas. O TDP não foi confirmado, mas a faixa de 400 a 600 W aplicada aos demais Venice é a referência mais provável, segundo a análise da fonte.

Plataforma e memória

O processador tem 96 linhas PCIe 6.0. A plataforma SP8, voltada a empresas, troca canais de memória por linhas PCIe. O Venice-X mantém os 16 canais de memória da SP7, com suporte a MRDIMMs de 12.800 MT/s, o que sustenta a largura de banda de 1,6 TB/s por socket citada pela AMD.

O uso interno da própria AMD

A justificativa da empresa vem do seu próprio parque de HPC. Segundo o fellow Phil Steinke, a AMD mantém CPUs de alta frequência e processadores com 3D V-Cache para rodar cargas de EDA, o projeto de circuitos. A maior fatia desse parque, mais de metade do cômputo usado, vai para verificação funcional, feita com simulações lógicas em ferramentas como a Cadence Xcelium. Steinke afirmou que essas cargas rodam "24 x 7 x 365".

Em um dos testes que a AMD mostrou, medindo IPC com o utilitário uProf, a empresa diz que a carga termina 40% mais rápido com o 3D V-Cache, com cerca de o dobro de instruções por ciclo. A AMD não informou quais chips foram comparados nem a aplicação usada, apenas que a comparação era entre uma frota EPYC com e sem 3D V-Cache. Segundo Steinke, a empresa passa a ter um único chip para os dois perfis, com a cache para a verificação funcional e a frequência para as cargas mais sensíveis a clock.

Comparação com a Intel e teste independente

A AMD também comparou o EPYC 9686F com o Xeon 6980P da Intel em HPC, incluindo simulação de fluidodinâmica computacional. Segundo a empresa, o chip da AMD foi 1,6 vez mais rápido com 32 núcleos a menos. A AMD não publicou benchmarks do Venice-X em si.

O Tom's Hardware testou o EPYC 9686F em configuração de dois sockets (2P), ao lado do EPYC 9996, um modelo denso. Nos testes de CloverLeaf, uma simulação hidrodinâmica sensível à latência, a configuração 2P com o 9686F concluiu o cálculo em cerca de um terço do tempo de um único Xeon 6980P. O veículo não teve acesso a uma configuração 2P do Xeon para comparação direta.

O que muda para quem compra e projeta

Para quem dimensiona clusters de EDA e simulação, a principal mudança é a possibilidade de usar um único tipo de nó para cargas que antes exigiam frotas separadas, uma com cache grande e outra com frequência alta. Ainda assim, os dados que dimensionam a decisão de compra, como frequência base, TDP, preço e número de SKUs, não foram divulgados. Até lá, o desempenho do Venice-X é uma promessa baseada em comparações da própria AMD e em um teste independente que usou outro modelo.