Pesquisa com NUS usa dielétrico de titânio em transistores 2D

Pesquisadores liderados pela National University of Singapore (NUS) e pela Nexstrom publicaram na revista Nature um estudo sobre transistores de efeito de campo complementares (CFETs) feitos com semicondutores bidimensionais. O artigo, intitulado "Low-power 2D CFETs using single-crystal high-κ dielectrics", tem como primeiros autores Ni Yang e Ji Zhang, e o DOI é 10.1038/s41586-026-11272-2.

O ponto central do trabalho é o isolante. O grupo usou um dielétrico de alto κ feito de dióxido de titânio na fase anatase, em formato monocristalino, produzido em escala de wafer e transferível. Esse material foi integrado por forças de van der Waals a dicalcogenetos de metais de transição, uma família de semicondutores em camadas finas. Segundo o resumo, a interface entre os dois materiais sai do processo sem contaminação, o que é o que permite o desempenho medido.

Os pesquisadores relatam uma inclinação de sublimiar próxima do limite térmico, histerese em patamar recorde de baixo valor e curvas de transferência bem casadas para transistores de canal n e de canal p, ambos do tipo enhancement-mode. Na prática, isso significa que o transistor liga e desliga com pouca tensão extra e que os dois tipos de canal se comportam de forma parecida, requisito para montar lógica complementar.

Com esses componentes, o grupo montou inversores CMOS 2D. Segundo o resumo, eles alcançam ganho de tensão alto e margens de ruído amplas, com consumo estático abaixo de um picowatt. Esse é o número que mais importa para a leitura de engenharia: em circuitos lógicos, a perda estática em repouso é uma das parcelas que limitam a densidade e a autonomia de chips em dispositivos alimentados por bateria.

A arquitetura CFET empilha transistores de canal n e de canal p na mesma área, e é uma das rotas em estudo pela indústria de semicondutores para continuar reduzindo a escala depois do nó de silício em 3 nanômetros. Os semicondutores 2D são candidatos a substituir o silício nessa faixa porque mantêm espessura atômica, mas a fase de dielétrico sempre foi um gargalo, já que óxidos depositados sobre camadas finas costumam gerar defeitos na interface.

O trabalho ainda está em estágio de laboratório. O resumo não traz dados de fabricação em série, rendimento, frequência de operação nem consumo dinâmico dos inversores, e não informa se o processo de transferência do dielétrico é compatível com as linhas de produção de fundições. Esses pontos definem se a técnica sai da bancada.

Para quem trabalha com projeto de chips e com pesquisa em dispositivos, o recado é observar a interface dielétrico e semicondutor 2D como variável de projeto, e não só o material do canal. Quem acompanha roadmaps de lógica deve ler a versão completa do artigo na Nature para conferir a metodologia de medição e a área de dispositivo usada nos testes.